Kolegij pruža napredna znanja sinteze digitalnih sklopova korištenjem definicijskog jezika sklopovlja, metoda blok sinteze i strukturne sinteze na osnovi kompleksnih programibilnih logičkih struktura.
očekivani ishodi učenja
Studenti će nakon uspješno savladanog predmeta moći:
1. Osmisliti digitalni sustav i programsku definiciju sklopovlja.
2. Organizirati HDL modeliranje i sinkronizaciju.
3. Kreirati sustav primjenom HDL sintakse i biblioteka funkcija.
4. Vrjednovati rezultate simulacijskih mjerenja.
5. Opravdati primjenu CPLD i FPGA arhitekture.
Digitalni sustavi. Programski pristup definiciji sklopovlja. Paralelna obrada
i objektni pristup. Pristup od vrha prema dnu i od dna prema vrhu. Osnovna
Verilog sintaksa. Modeliranje na razini logičkih vrata, modeliranje toka
podataka, modeliranje ponašanja. Paralelne strukture. Složeni sustavi,
procedure i komponente. Upotreba memorijskih elemenata i sinkronizacija.
Model konačnog automata. Struktura kompleksnih programabilnih logičkih
sklopova (CPLD). Veze i kašnjenje. Optimalizacija kašnjenja. Struktura
programabilnih polja logičkih vrata (FPGA). Osnove simulacijske
verifikacije.
preporučena literatura
T. R. Padmanabhan, B. Bala Tripura Sundari: "Design Through Verilog HDL", The IEEE Press - Willey Interscience, 2004.
dopunska literatura
Volnei A. Pedroni: "Circuit Design with VHDL", The MIT Press, 2004.
jezik poduke
Hrvatski
način praćenja kvalitete i uspješnosti izvedbe svakog predmeta i/ili modula
Mišljenja studenata o kvaliteti nastave putem anketa.
Povremeno promatranje i evaluacija nastave od strane predstojnika zavoda za elektroniku.
ispit (način polaganja, ispitni rokovi)
Tijekom semestra pišu se testovi na početku i na kraju svakog termina predavanja.
Tijekom semestra pišu se testovi na početku svakog termina laboratorijskih vježbi.
Tijekom semestra bit će dva međuispita (kolokvija) teorije u 8. i 15. tjednu nastave. Na međuispitima studenti moraju postići 50% svih bodova, s time da na svako pitanje moraju odgovoriti s najmanje 25% bodova. Na završnom ispitu studenti polažu dijelove gradiva
koje nisu položili na međuispitima teorije.
Tijekom semestra studenti izrađuju obavezan seminarski rad - projekt koji u ocjeni učestvuje kao kolokvij teorije.
Uvjet za konačnu pozitivnu ocjenu je pozitivna ocjena iz testova predavanja, pozitivna ocjena laboratorijskih vježbi, pozitivna ocjena projekta i pozitivna ocjena međuispita teorije.
Ocjena(%)=0,1P +0,20L + 0,7(M1 + M2 + S)/3
P - ocjena iz testa predavanja izražena u postocima
L - ocjena iz laboratorijskih vježbi izražena u postocima,
S - bodovi na projektu izraženi u postocima
M1, M2 - bodovi na međuispitima teorije izraženi u postocima.
Konačna se ocjena utvrđuje na sljedeći način:
Postotak Ocjena
50% do 61% dovoljan (2)
62% do 74% dobar (3)
75% do 87% vrlo dobar (4)
88% do 100% izvrstan (5)
Studenti koji ne polože ispit preko kolokvija polažu usmeni ispit teorije koje se sastoji od dva kvalifikacijska pitanja (osnovni pojmovi) i dva ispitna pitanja. Uvjet za polaganje ispita je 50% bodova od ukupnog broja pismenog ispita zadataka, s time da svaki pojedini zadatak mora biti riješen s najmanje 25% pripadnih bodova; pozitivan odgovor na oba kvalifikacijska pitanja usmenog dijela ispita i 50% bodova na svakom od ispitnih pitanja teorije.
Ispitni rokovi: prema kalendaru nastave, ispitna grupa 23
Nastavne jedinice za Predavanja
Broj sati
1.
1. UVOD U PROJEKTIRANJE DIGITALNIH SUSTAVA
1.1. Pristup projektiranju digitalnih sustava
1.2. Proces projektiranja digitalnih sustava
2. UVOD U VERILOG
2.1. Razine prikaza sustava
2.2. Istovremenost izvršenja
2.3. Osnovna struktura programa - modul
2.4. Simulacijski moduli
3. OSNOVNA SINTAKSA VERILOGA
3.1. Ključne riječi, nazivi, komentari
3.2. Brojevi, nizovi, logičke vrijednosti
3.3. Tipovi podataka
3.4. Operatori i funkcije sustava
2 sata
2.
4. MODELIRANJE OSNOVNIM LOGIČKIM VRATIMA
4.1. Elementarna I vrata
4.2. Tablice istine osnovnih logičkih vrata
4.3. Složeni moduli s logičkim vratima
5. TRI-STATE IZLAZI I LOGIČKA VRATA U POLJU
5.1. Logička vrata s tri-state izlazima
5.2. Primjer primjene logičkih vrata s tri-state izlazima
5.3. Polja logičkih vrata
5.4. Primjer primjene polja logičkih vrata
2 sata
3.
6. BISTABILI NA RAZINI LOGIČKIH VRATA
6.1. Elementarni RS bistabil
6.2. Standardni bistabili
6.3. Bistabili sinkronizirani bridom taktnog signala
2 sata
4.
7. KAŠNJENJE, SNAGE I VRSTE VODOVA
7.1. Kašnjenja na vodovima i logičkim vratima
7.2. Snage i razrješenje nadmetanja
7.3. Vrste vodova
2 sata
5.
8. MODELIRANJE NA RAZINI TOKA PODATAKA
8.1. Kontinuirano pridruživanje
8.2. Kašnjenje pridruživanja, vektori
8.3. Operatori pridruživanja
8.4. Grananje, prioritet i broj bita rezultata
2 sata
6.
9. PRIMJENA MODELIRANJA NA RAZINI TOKA PODATAKA
9.1. Primjena modeliranja toka podataka na kombinacijski sklop
9.2. Primjena modeliranja toka podataka na sekvencijalni sklop
2 sata
7.
10. MODELIRANJE NA RAZINI PONAŠANJA
10.1. Pristup modeliranju ponašanja
10.2. Osnovna sintaksa razine ponašanja
10.3. Struktura initial.
10.4. Struktura always
2 sata
8.
1. kolokvij
9.
11. TEHNIKE MODELIRANJA NA RAZINI PONAŠANJA
11.1. Pridruživanje s kašnjenjem
11.2. Operator wait
11.3. Višestruki always blokovi i miješani kod
11.4. Blokirajuće i neblokirajuće pridruživanje
12. KONTROLNE STRUKTURE NA RAZINI PONAŠANJA
12.1. Operator case
12.2. Operator if-else
12.3. Operatori repeat, for i disable
12.4. Operatori while i forever
2 sata
10.
13. KONTROLA IZVRŠENJA NA RAZINI PONAŠANJA
13.1. Tijek simulacija
13.2. Operatori assign-deassign
13.3. Paralelni blokovi
13.4. Operatori testiranja
14. FUNKCIJE, ZADAĆE I KORISNIČKI ELEMENTI
14.1. Funkcije
14.2. Zadaće
14.3. Korisnički kombinacijski elementi
14.4. Korisnički sekvencijalni elementi
2 sata
11.
15. PRIMJENA MODELIRANJA NA RAZINI PONAŠANJA
15.1. Primjena modeliranja ponašanja na kombinacijski sklop
15.2. Primjena modeliranja ponašanja na sekvencijalni sklop
16. MODELIRANJE NA RAZINI TRANZISTORA
16.1. Osnovni prekidački elementi
16.2. MOS invertori i logička vrata
16.3. MOS dvosmjerne sklopke
16.4. Kašnjenja i snage na razini tranzistora
2 sata
12.
17. UPRAVLJANJE RAZVOJNIM SUSTAVOM
17.1. Parametri kašnjenja i logički parametri
17.2. Pridruživanje kašnjenja na stazi
17.3. Funkcije i zadaće razvojnog sustava
17.4. Hijerarhijski pristup signalima
18. NAPREDNE DIGITALNE STRUKTURE
18.1. Redovi čekanja i slogovi
18.2. Programabilne logičke strukture
18.3. Automati s konačnim brojem stanja
2 sata
13.
19. CPLD - KOMPLEKSNI PROGRAMABILNI LOGIČKI UREĐAJI
19.1. Struktura CPLD uređaja
19.2. Makro ćelije CPLD uređaja
19.3. Primjena CPLD uređaja
2 sata
14.
20. FPGA - PROGRAMABILNA POLJA LOGIČKIH VRATA
20.1. Struktura FPGA uređaja
20.2. Makro ćelije FPGA uređaja
20.3. Primjena FPGA uređaja
2 sata
15.
2. kolokvij
2 sata
Nastavne jedinice za Laboratorijske vježbe
Broj sati
1.
UVOD U VERILOG I OSNOVNA SINTAKSA VERILOGA
3 sata
2.
MODELIRANJE OSNOVNIM LOGIČKIM VRATIMA, TRI-STATE I VRATIMA U POLJU
3 sata
3.
BISTABILI NA RAZINI LOGIČKIH VRATA
3 sata
4.
KAŠNJENJE, SNAGE I VRSTE VODOVA
3 sata
5.
MODELIRANJE I PRIMJENA NA RAZINI TOKA PODATAKA
3 sata
6.
MODELIRANJE I KONTROLNE STRUKTURE NA RAZINI PONAŠANJA
3 sata
7.
KONTROLA IZVRŠENJA NA RAZINI PONAŠANJA, FUNKCIJE, ZADAĆE I KORISNIČKI ELEMENTI
3 sata
8.
UPRAVLJANJE RAZVOJNIM SUSTAVOM
3 sata
9.
NAPREDNE DIGITALNE STRUKTURE
3 sata
10.
IMPLEMENTACIJA DIZAJNA NA CPLD I FPGA KOMPONENTAMA
3 sata
Niste više prijavljeni
Istekla vam je prethodna prijava te se morate ponovno prijaviti.
Nastao je problem u radu sustava
Informacije o problemu smo pohranili i nastojat ćemo ga riješiti. Ako vas ova greška sprječava da obavite nešto važno, možete nas odmah kontaktirati na helpdesk@fesb.hr.
Vaš preglednik nije podržan
Koristite web preglednik koji nije podržan. Za puno korisničko iskustvo, preuzmite najnoviju inačicu vašeg preglednika.
