FESB NASTAVA

Nastava

Moji
Po semestru
Pretraga

Diplomski

220 Elektronika i računalno inženjerstvo

2. semestar

Prijediplomski

Diplomski

Doktorski

Stručni

Razlikovni

110 Elektrotehnika i informacijska tehnologija

111 Automatika i sustavi

112 Elektronika i računalno inženjerstvo

113 Elektrotehnika

114 Komunikacijska i informacijska tehnologija

120 Računarstvo

130 Strojarstvo

140 Brodogradnja

150 Industrijsko inženjerstvo

210 Automatika i sustavi

220 Elektronika i računalno inženjerstvo

221 Elektronika

222 Računalno inženjerstvo

230 Elektrotehnika

231 Automatizacija i pogoni

232 Elektroenergetski sustavi

241 Bežične komunikacije

242 Telekomunikacije i informatika

250 Računarstvo

261 Konstrukcijsko-energetsko strojarstvo

262 Računalno projektiranje i inženjerstvo

263 Proizvodno strojarstvo

270 Industrijsko inženjerstvo

271 Proizvodni management

272 Upravljanje životnim ciklusom proizvoda

280 Brodogradnja

310 Elektrotehnika i informacijska tehnologija

330 Strojarstvo

510 Elektrotehnika

511 Elektroenergetika

512 Elektronika

530 Strojarstvo

540 Brodogradnja

550 Računarstvo

910 Automatika i sustavi

920 Elektronika i računalno inženjerstvo

930 Elektrotehnika

940 Komunikacijska i informacijska tehnologija

950 Računarstvo

960 Strojarstvo

970 Brodogradnja

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

5. semestar

6. semestar

5. semestar

6. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

3. semestar

4. semestar

5. semestar

6. semestar

1. semestar

2. semestar

1. semestar

2. semestar

1. semestar

2. semestar

1. semestar

2. semestar

1. semestar

2. semestar

1. semestar

2. semestar

1. semestar

2. semestar

Nema predmeta

Upit treba biti dulji od 1 znaka...

Nema rezultata

nema koda:

Projektiranje digitalnih sustava

(FELH07)

2026/27 godina

preduvjeti za upis

nema

ciljevi predmeta

Kolegij pruža napredna znanja sinteze digitalnih sklopova korištenjem definicijskog jezika sklopovlja, metoda blok sinteze i strukturne sinteze na osnovi kompleksnih programibilnih logičkih struktura.

očekivani ishodi učenja

Studenti će nakon uspješno savladanog predmeta moći:
1. Osmisliti digitalni sustav i programsku definiciju sklopovlja.
2. Organizirati HDL modeliranje i sinkronizaciju.
3. Kreirati sustav primjenom HDL sintakse i biblioteka funkcija.
4. Vrjednovati rezultate simulacijskih mjerenja.
5. Opravdati primjenu CPLD i FPGA arhitekture.

nositelji predmeta

Kristić Ante

nastava i predavači

Predavanja

Kristić Ante

30 sati

2 sata tjedno × 15 tjedana

Laboratorijske vježbe

Pekić Vesna

30 sati

2 sata tjedno × 15 tjedana

sadržaj

Digitalni sustavi. Programski pristup definiciji sklopovlja. Paralelna obrada
i objektni pristup. Pristup od vrha prema dnu i od dna prema vrhu. Osnovna
Verilog sintaksa. Modeliranje na razini logičkih vrata, modeliranje toka
podataka, modeliranje ponašanja. Paralelne strukture. Složeni sustavi,
procedure i komponente. Upotreba memorijskih elemenata i sinkronizacija.
Model konačnog automata. Struktura kompleksnih programabilnih logičkih
sklopova (CPLD). Veze i kašnjenje. Optimalizacija kašnjenja. Struktura
programabilnih polja logičkih vrata (FPGA). Osnove simulacijske
verifikacije.

preporučena literatura

T. R. Padmanabhan, B. Bala Tripura Sundari: "Design Through Verilog HDL", The IEEE Press - Willey Interscience, 2004.

dopunska literatura

Volnei A. Pedroni: "Circuit Design with VHDL", The MIT Press, 2004.

jezik poduke

Hrvatski

način praćenja kvalitete i uspješnosti izvedbe svakog predmeta i/ili modula

• Vođenje evidencije o prisutnosti na nastavi
• Godišnja analiza uspješnosti polaganja ispita
• Studentska anketa s ciljem evaluacije nastavnika
• Samoevaluacija nastavnika
• Povratna informacija od strane studenata koji su već diplomirali o relevantnosti sadržaja predmeta

ispit (način polaganja, ispitni rokovi)

Tijekom semestra pišu se testovi na početku svakog termina laboratorijskih vježbi. Studentima koji uspješno polože i odrade sve laboratorijske vježbe, ukupna ocjena iz vježbi će biti prosjek ocjena dobivenih na ulaznim testovima. Studenti koji ne polože i ne odrade sve vježbe imat će ocjenu 0% iz tog dijela gradiva.

Ispit teorije se sastoji od pismenog i usmenog dijela. Položen pismeni ispit je preduvjet za pristupanje usmenom ispitu.

Tijekom semestra bit će dva međuispita (kolokvija) teorije. Za polaganje kolokvija potrebno je ostvariti barem 50% ukupnih bodova. Uspješnim polaganjem oba kolokvija smatra se da je student položio pismeni ispit teorije. Studenti koji polože samo jedan kolokvij moći će na ispitnim rokovima polagati onaj koji nisu položili. Za studente koji pismeni ispit polože preko kolokvija, ocjena pismenog ispita se računa po formuli:
Ocjena(5) = 0,4K1 + 0,6K2
gdje su K1 i K2 ocjene ostvarene na prvom i drugom kolokviju, respektivno, izražene u postotcima.

Ukoliko student nije položio nijedan kolokvij, na ispitnim rokovima piše cjeloviti ispit teorije. Za polaganje cjelovitog pismenog ispita potrebno je imati barem 50% ukupnih bodova.

Za prolazak na ispitu teorije student treba uspješno položiti usmeni dio ispita.

Tijekom semestra studenti izrađuju obavezan seminarski rad - projekt koji definiraju u dogovoru s profesorom. Za polaganje projekta potrebno je uspješno ispuniti dogovoreni zadatak projekta te predati izvještaj o izrađenom projektu.

Konačna ocjena iz predmeta se računa prema formuli
Ocjena(%)=0,1L + 0,5T + 0,4P
L - ocjena iz laboratorijskih vježbi izražena u postocima,
T - bodovi na ispitu teorije izraženi u postocima
P - bodovi na projektu izraženi u postocima

Konačna se ocjena utvrđuje na sljedeći način:
Postotak Ocjena
50% do 61% dovoljan (2)
62% do 74% dobar (3)
75% do 87% vrlo dobar (4)
88% do 100% izvrstan (5)

Ispitni rokovi: prema kalendaru nastave

	Nastavne jedinice za Predavanja	Broj sati
1.	1. UVOD U PROJEKTIRANJE DIGITALNIH SUSTAVA 1.1. Pristup projektiranju digitalnih sustava 1.2. Proces projektiranja digitalnih sustava 2. UVOD U VERILOG 2.1. Razine prikaza sustava 2.2. Istovremenost izvršenja 2.3. Osnovna struktura programa - modul 2.4. Simulacijski moduli 3. OSNOVNA SINTAKSA VERILOGA 3.1. Ključne riječi, nazivi, komentari 3.2. Brojevi, nizovi, logičke vrijednosti 3.3. Tipovi podataka 3.4. Operatori i funkcije sustava	2 sata
2.	4. MODELIRANJE OSNOVNIM LOGIČKIM VRATIMA 4.1. Elementarna I vrata 4.2. Tablice istine osnovnih logičkih vrata 4.3. Složeni moduli s logičkim vratima 5. TRI-STATE IZLAZI I LOGIČKA VRATA U POLJU 5.1. Logička vrata s tri-state izlazima 5.2. Primjer primjene logičkih vrata s tri-state izlazima 5.3. Polja logičkih vrata 5.4. Primjer primjene polja logičkih vrata	2 sata
3.	6. BISTABILI NA RAZINI LOGIČKIH VRATA 6.1. Elementarni RS bistabil 6.2. Standardni bistabili 6.3. Bistabili sinkronizirani bridom taktnog signala	2 sata
4.	7. KAŠNJENJE, SNAGE I VRSTE VODOVA 7.1. Kašnjenja na vodovima i logičkim vratima 7.2. Snage i razrješenje nadmetanja 7.3. Vrste vodova	2 sata
5.	8. MODELIRANJE NA RAZINI TOKA PODATAKA 8.1. Kontinuirano pridruživanje 8.2. Kašnjenje pridruživanja, vektori 8.3. Operatori pridruživanja 8.4. Grananje, prioritet i broj bita rezultata	2 sata
6.	9. PRIMJENA MODELIRANJA NA RAZINI TOKA PODATAKA 9.1. Primjena modeliranja toka podataka na kombinacijski sklop 9.2. Primjena modeliranja toka podataka na sekvencijalni sklop	2 sata
7.	10. MODELIRANJE NA RAZINI PONAŠANJA 10.1. Pristup modeliranju ponašanja 10.2. Osnovna sintaksa razine ponašanja 10.3. Struktura initial. 10.4. Struktura always	2 sata
8.	1. kolokvij	2 sata
9.	11. TEHNIKE MODELIRANJA NA RAZINI PONAŠANJA 11.1. Pridruživanje s kašnjenjem 11.2. Operator wait 11.3. Višestruki always blokovi i miješani kod 11.4. Blokirajuće i neblokirajuće pridruživanje 12. KONTROLNE STRUKTURE NA RAZINI PONAŠANJA 12.1. Operator case 12.2. Operator if-else 12.3. Operatori repeat, for i disable 12.4. Operatori while i forever	2 sata
10.	13. KONTROLA IZVRŠENJA NA RAZINI PONAŠANJA 13.1. Tijek simulacija 13.2. Operatori assign-deassign 13.3. Paralelni blokovi 13.4. Operatori testiranja 14. FUNKCIJE, ZADAĆE I KORISNIČKI ELEMENTI 14.1. Funkcije 14.2. Zadaće 14.3. Korisnički kombinacijski elementi 14.4. Korisnički sekvencijalni elementi	2 sata
11.	15. PRIMJENA MODELIRANJA NA RAZINI PONAŠANJA 15.1. Primjena modeliranja ponašanja na kombinacijski sklop 15.2. Primjena modeliranja ponašanja na sekvencijalni sklop 16. MODELIRANJE NA RAZINI TRANZISTORA 16.1. Osnovni prekidački elementi 16.2. MOS invertori i logička vrata 16.3. MOS dvosmjerne sklopke 16.4. Kašnjenja i snage na razini tranzistora	2 sata
12.	17. UPRAVLJANJE RAZVOJNIM SUSTAVOM 17.1. Parametri kašnjenja i logički parametri 17.2. Pridruživanje kašnjenja na stazi 17.3. Funkcije i zadaće razvojnog sustava 17.4. Hijerarhijski pristup signalima 18. NAPREDNE DIGITALNE STRUKTURE 18.1. Redovi čekanja i slogovi 18.2. Programabilne logičke strukture 18.3. Automati s konačnim brojem stanja	2 sata
13.	19. CPLD - KOMPLEKSNI PROGRAMABILNI LOGIČKI UREĐAJI 19.1. Struktura CPLD uređaja 19.2. Makro ćelije CPLD uređaja 19.3. Primjena CPLD uređaja	2 sata
14.	20. FPGA - PROGRAMABILNA POLJA LOGIČKIH VRATA 20.1. Struktura FPGA uređaja 20.2. Makro ćelije FPGA uređaja 20.3. Primjena FPGA uređaja	2 sata
15.	2. kolokvij

	Nastavne jedinice za Laboratorijske vježbe	Broj sati
1.	UVOD U VERILOG I OSNOVNA SINTAKSA VERILOGA	3 sata
2.	MODELIRANJE OSNOVNIM LOGIČKIM VRATIMA, TRI-STATE I VRATIMA U POLJU	3 sata
3.	BISTABILI NA RAZINI LOGIČKIH VRATA	3 sata
4.	KAŠNJENJE, SNAGE I VRSTE VODOVA	3 sata
5.	MODELIRANJE I PRIMJENA NA RAZINI TOKA PODATAKA	3 sata
6.	MODELIRANJE I KONTROLNE STRUKTURE NA RAZINI PONAŠANJA	3 sata
7.	KONTROLA IZVRŠENJA NA RAZINI PONAŠANJA, FUNKCIJE, ZADAĆE I KORISNIČKI ELEMENTI	3 sata
8.	UPRAVLJANJE RAZVOJNIM SUSTAVOM	3 sata
9.	NAPREDNE DIGITALNE STRUKTURE	3 sata
10.	IMPLEMENTACIJA DIZAJNA NA CPLD I FPGA KOMPONENTAMA	3 sata